Во время Холодной Войны существовало клише что якобы в США все индивидуалисты, а в СССР - коллективисты. С клише была неувязочка: в тот же период американский гуру менеджмента Питер Друкер писал одну за одной толстые книги, как организовывать работу коллективов людей в больших корпорациях. Его книги подхватили японцы, которые быстро применили идеи Друкера в своих компаниях и вышибли американцев из рынков микросхем памяти, бытовой электроники и автомобилей. Даже менеджер моего менеджера, китаец в корейской компании, подарил мне книжку Друкера на позапрошлое рождество.

Коллектив разработки в электронной компании - это двухмерная структура. С одной стороны, есть отделы: архитектуры, моделирования, логического проектирования, верификации, физического проектирования, post-silicon отладки итд. С другой стороны, каждый компонент (процессор, графический процессор, сетевой чип) состоит из пары десятков блоков, и вокруг каждого блока есть небольшие группы по пять-семь человек из всех этих отделов.

Можно попробовать дать школьникам представление о том, как выглядит совместная разработка и отладка с помощью проекта на нескольких макетных платах с микросхемами малой степени интеграции. А потом перенести это на SystemVerilog и FPGA платы. Например вот такого: сделать сумматор чисел бесконечной разрядности:

С помощью:

1. Побитового последовательностного сумматора (bit-serial adder, микросхема CMOS 4032).

2. Двух параллельно-последовательных сдвиговых регистров (parallel-to-serial, микросхемы 4014), которые кормят побитовый сумматор каждый такт битами слагаемых.

3. Последовательно-параллельного сдвигового регистра (serial-to-parallel, микросхема 4015), который превращает биты результата в то, что можно показать на семисегментном индикаторе.

4. Двух плат для ввода чисел, на каждой тумблеры для битов, семисегментный индикатор и микросхема 4511, которая преобразовывает двоичное число в биты сегментов индикатора.

5. Всю конструкцию можно сравнить с параллельным каскадным сумматором на двух микросхемах 4008, каждая из которых складывает 4-битные числа, с учетом переноса из нижних разрядов и генерацией переноса в верхние разряды. Хотя для начала можно сделать демо только для четырехбитных чисел на одной 4008.

Итого требуется спроектировать размещение компонентов, собрать на беспаечных макетных платах, а потом спаять на эквивалентных PCB пять или семь плат:

1. Побитовый сумматор 4032 (1) + SIPO (Serial In, Parallel Out) 4015 (3) + драйвер 4511 + семисегментный индикатор.

2. Две или четыре для ввода. Их можно переподключать между двумя вариантами реализации сумматора: побитовым последовательностным и комбинационным параллельным.

3. Плату для двух PISO (Parallel In, Serial Out) 4014.

4. Плату для параллельного сумматора + драйвер 4511 + семисегментный индикатор.

За прошедшие три недели на мои встречи по воскресеньям в клубе Hacker Dojo зашло больше 40 человек (школьников и их родителей), из которых несколько сделали платы всерьез (четверо с высоким качеством). Поэтому реализовать такой проект к Technology Showcase 30 июля должно быть нетрудно. Technology Showcase - это мероприятие торговой палаты города Маунтин-Вью, Калифорния. Там будет стенд у Verilog Meetup, нашего клуба по созданию отрытых примеров на верилоге для FPGA плат, я вот решил таким образом расширить его на школьников.

Если вы живете или проездом в Области Сан-Францисского Залива, то заходите в воскресенье 19 и/или 26 июля в Hacker Dojo, 855 Maude Ave, Mountain View, с 11.00 до 14.00. Помимо описанного проекта, есть много других которые я хочу показать:

1. Приоритетный энкодер на CMOS 4532.

2. Универсальный логический элемент на 4048.

3. FIFO на CMOS 40105.

4. ALU на 40181.

5. Ну и разумеется проекты на FPGA платах.

Все что сделаем покажем на Technology Showcase:

В викенды 2 и 9 августа меня в Hacker Dojo не будет, так как я лечу в отпуск в Грузию. Но с 16 августа продолжим.