14 ноября — большой день сразу для двух инженерных сообществ. В ННГУ им. Лобачевского в Нижнем Новгороде до обеда будут говорить про RISC-V, а после обеда — про FPGA. Предусмотрен и тихий час, если вы готовы этим обедом пожертвовать. Можно зарегистрироваться на один трек или на оба, можно посмотреть все доклады из уютного кресла дома или прямо из зрительного зала. Программа и подробности — под катом, регистрация — по ссылке.

«Подходы в области симуляции и моделирования производительности для RISC-V» — такую тему выбрали для восьмого митапа Альянса RISC-V. А вот какие доклады увидят свет на этой встрече с 11:00.

От upstream до silicon: как мы адаптировали Gem5 для разработки процессора на RISC-V

Валентин Петров

YADRO

«Разберу, как мы адаптировали симулятор gem5 из upstream-состояния в инструмент, задающий перформанс-таргеты для разработки RISC-V CPU. Как добились сходимости с железом на уровне 1–10% по HPM-счетчикам, почему абстрактные модели без точности бесполезны, а "точные как RTL" — дороги. Расскажу про бинарную трассировку со сжатием до 100x, TMA-отчёты и сравнение трасс Gem5 vs RTL side-by-side — и про процесс ScoreHunters, который превратил симулятор в официальный пайплайн оценки новых перформанс-фичей».

Моделирование процессоров архитектуры RISC-V с помощью QEMU

Евгений Прокопьев

YADRO

«Доклад посвящен использованию инструмента QEMU для разработки SoC. Рассмотрю, какие задачи могут быть решены с QEMU, какие проблемы и ограничения существуют и что с ними делать. В завершение взглянем, над чем работает сообщество RISC-V в QEMU».

Разработка библиотеки векторных математических функций для процессоров архитектуры RISC-V

Иосиф Мееров

ИТММ ННГУ

Валентин Волокитин

ИТММ ННГУ

«В докладе расскажем о методах оптимизации программ для процессоров RISC-V. Основное внимание будет уделено разработанной в институте ИТММ ННГУ библиотеке векторных математических функций. Она включает реализации базовых математических функций с использованием интринсиков RVV 1.0, соответствующие стандартам и оптимизированные с учетом разных режимов точности».

Завершит программу по RISC-V круглый стол «Когда появятся процессоры RISC-V для ЦОД». После него офлайн-участников ждет экскурсия в центр ИИ в медицине с демонстрацией разработок ННГУ: калькулятора когнитивного возраста, ИИ-анализа ЭКГ, выявления предикторов ранних заболеваний и др. Вторая экскурсия — в учебный дизайн-центр электроники, с демонстрацией разработок ННГУ в области человеко-машинного интерфейса и мемристорной электроники.

С 16 часов сцену захватят спикеры FPGA-сообщества.

Пре-силиконовый бенчмаркинг: как мы оцениваем производительность процессорных ядер и СнК на FPGA

Алексей Олохтонов

YADRO

«Расскажу, как мы оцениваем производительность разрабатываемых в YADRO процессорных ядер и СнК на этапе pre-silicon — в частности, на FPGA. Затронем темы бенчмаркинга ядра, uncore, памяти. Рассмотрим подходы к урезанию бенчмарков до совместимых с FPGA размеров и вытекающие проблемы».

Разработка высокопроизводительного быстрого преобразования Фурье: анализ архитектурных подходов и выбор оптимальной архитектуры

Кристина Тельнова

YADRO

«Разрабатывая каждый раз свою реализацию БПФ для телекома, мы в YADRO не изобретаем велосипед, а решаем практически значимую оптимизационную задачу. Об этом я и расскажу подробней в докладе».

Совместное использование JTAG для FPGA и RISC-V

Алексей Гребенников

АО НПК Криптонит

«Отладка — важный этап процесса разработки. Для отладки программного обеспечения RISC-V на FPGA обычно используется отдельный интерфейс JTAG. Но что делать, если к FPGA подключен только один JTAG, предназначенный для работы именно с FPGA? Нужно доработать логику и сделать JTAG доступным для обеих устройств. Как это сделать — в докладе».

Verihogg: open source-инструмент для форматирования и статического анализа кода на SystemVerilog

Дарья Нечаева

СПбГУ

«Расскажу про verihogg — open source-форматтер и линтер для SystemVerilog, который решает проблему ограниченной поддержки языка в существующих инструментах вроде Verible. Покажу историю проекта, архитектурные решения (форматтер на основе Slang, линтер — на основе Surelog/UHDM) и продемонстрирую текущую работу инструментов на реальных проектах — RTL-ядре SCR1 и UVM-библиотеке».

Оптимизация цифровых схем под архитектуру ПЛИС

Кирилл Алексеев

YADRO

«Одна из основных задач ПЛИС-разработчика — это построение наиболее эффективной микроархитектуры системы. В докладе расскажу, как можно увеличить производительность системы, оптимизировав вычислительные узлы под архитектуру ПЛИС, а также покажу несколько лайфхаков для достижения максимальных тактовых частот при максимальной утилизации ресурсов ПЛИС».

Вы можете поучаствовать как в одном из треков мероприятия, так и сразу в двух. Для офлайн-участия вам нужно будет получить подтверждение: постараемся прислать его пораньше. Подробное расписание и другие детали — на странице мероприятия. Ждем вас 14 ноября!

→ РЕГИСТРАЦИЯ ←