Моделируем поведение Quartus-проекта на Verilog в среде ModelSim +8
Публикации с тегом плис
Временные ограничения для внешних интерфейсов ПЛИС +17
Делаем голову шинного USB-анализатора на базе комплекса Redd +8
Генерация клока в ПЛИС на примитивах +8
Разработка логического анализатора на базе Redd – проверяем его работу на практике +7
Разработка простейшего логического анализатора на базе комплекса Redd +5
Приглашаем на вебинар про FPGA для начинающих +19
Новостной дайджест событий из мира FPGA/ПЛИС — №004 (2020_04) +10
Практическая работа с ПЛИС в комплекте Redd. Осваиваем DMA для шины Avalon-ST и коммутацию между шинами Avalon-MM +4
PCI Express в ПЛИС V-й серии Intel: основы интерфейса и особенности аппаратных ядер +31
Новостной дайджест событий из мира FPGA/ПЛИС — №002-003 (2020_02/2020_03) +15
Собственный софт-процессор на ПЛИС с компилятором языка высокого уровня или Песнь о МышЕ +12
Vivado: Picasso mode +15
Методы оптимизации кода для Redd. Часть 2: некэшируемая память и параллельная работа шин +12
Методы оптимизации кода для Redd. Часть 1: влияние кэша +9
