Система синхронизации

Общие сведения

В процессоре и каналах ЭВМ ЕС-1030 используется двухфазная синхронизация с периодом длительностью 670±10 нс (частота следования синхросигналов 1,5 МГц). Два синхросигнала С1 и С2 сдвинуты относительно друг от друга на половину длительности такта, т. е. на 335 нс, и образуют два полутакта, как показано на рисунке. В каждом полутакте процессор выполняет ряд действий, задаваемых текущей микрокомандой (или напрямую аппаратурой), причём сигналы микроопераций вырабатываются дешифраторами, стробируемыми соответствующими синхросигналами, а соответственно, активны именно во время действия самого синхросигнала.

Длительность активных уровней синхросигналов неизвестна; судя по рисунку, она составляет примерно 200–250 нс, т. е. около двух третей длительности одного полутакта. В любом случае, между завершением первого и началом второго синхросигнала должен быть достаточный «зазор» — не меньше 50 нс, чтобы синхросигналы не накладывались друг на друга даже с учётом возможных задержек и перекосов в физически крупной машине.

Генератор синхросигналов

Исходные синхросигналы обеих серий С1 и С2 вырабатываются генератором и формирователем фаз, выполненным на ТЭЗе с шифром ЕС-2030/0101 и физически находящемся в стойке каналов ЕС-4430 (конструкционный адрес 02C2A-09, что расшифровывается как стойка 02 — т. е. стойка каналов, а не процессора, которая имеет номер 01; рама C, панель 2A, место ТЭЗа 09). Его «полупринципиальная» схема приведена ниже.

Собственно генератор собран на инверторе 1 с последующим эмиттерным повторителем ЭП на основе транзистора 2Т306В (он нужен для обеспечения требуемого волнового сопротивления), сигнал с которого через две линии задержки L1 и L2 возвращается на вход инвертора, что и вызывает возникновение колебаний. В роли инвертора выступает логический элемент 2,2И-2ИЛИ-НЕ (половина микросхемы К155ЛР1; специализированные инверторы, например, К155ЛН1, в то время наша промышленность ещё только готовилась выпускать), все входы которого соединены между собой. Линиями задержки «работают» отрезки коаксиального кабеля ИКМ-2 с волновым сопротивлением 100 Ом и задержкой распространения сигнала 4,5±0,45 нс на метр. На выходе эмиттерного повторителя (точка А, она же РТ37 — последнее обозначение указывает номер контакта на разъёме ТЭЗа генератора, куда выведена данная цепь) формируется прямоугольный сигнал частотой 1,5 МГц со скважностью 2 (часто используемый в отечественной литературе термин «скважность» означает отношение полной длительности такта к длительности активного уровня сигнала; скважность 2 означает, что сигнал активен в течение половины такта, что в иностранной литературе указывается термином «duty cycle 50%»). В месте соединения линий задержки L1 и L2 (точка Б, она же РТ23 и РТ05) присутствует этот же сигнал, но сдвинутый относительно точки А на величину, определяемую линией задержки L2.

Далее два полученных сигнала поступают на два элемента 2ИЛИ-НЕ, обозначенные цифрами 2 и 3. В роли этих элементов снова выступают элементы 2,2И-2ИЛИ-НЕ с соединёнными между собой попарно входами элементов И («настоящие» элементы 2ИЛИ-НЕ в виде микросхем К155ЛЕ1 тоже ещё не выпускались). Эти элементы «складывают» две копии тактового сигнала, сформированного генератором, сдвинутые относительно друг друга на величину задержки, вносимой линией L2. На их выходах находятся эмиттерные повторители, формирующие сигналы, длительность высокого уровня которых равна длительности высокого уровня фаз синхронизации С1 и С2 (точки В и В') — собственно, именно для этого и потребовалось накладывать копии исходного сигнала друг на друга.

Один из этих сигналов через линию задержки L3 поступает на один из входов логического элемента 4, другой через кабель L5 уходит на вторую ЭВМ ЕС-1030 и используется, если две машины объединяются в один вычислительный комплекс ВК-1010. Аналогичный сигнал от второй ЭВМ по кабелю L6 поступает на второй вход элемента 4. Какой именно из двух синхросигналов будет использоваться для работы, определяется положением изображённого выше переключателя: в положении «Автоном» используется собственный генератор ЭВМ, в положении «Система» — генератор второй ЭВМ. Длина кабеля L3 подбирается таким образом, чтобы компенсировать задержку в кабеле L5 и обеспечить допустимый сдвиг сигнала в точке Д обеих ЭВМ комплекса (на выходе эмиттерного повторителя, стоящего после элемента 4).

Сигнал в точке Д (РТ19) представляет из себя почти готовую первую фазу синхронизации С1; для её окончательного «оформления» она подаётся на инверторы 8, 9, 10, с выходов которых поступает на контакты РТ15, РТ17 и РТ21. Вторая фаза, С2, формируется путём сдвига первой фазы линией задержки L4, выход которой подключён к инверторам 5, 6 и 7, через которые синхросигнал поступает на контакты РТ27, РТ29 и РТ31.

Для наладки генератора часть контактов ТЭЗа специально предназначены для подключения осциллографа: к ним относятся РТ04, РТ05, РТ15, РТ27 и РТ37.

Хотя физически ТЭЗ генератора находится, как уже говорилось, в стойке каналов, кабели L1–L4 расположены в одной из панелей стойки процессора. Регулируя длину кабелей с помощью предусмотренных для этого отрезков, добиваются нужного периода следования синхросигналов и правильного взаимного положения фаз.

Размножение синхросигналов

Синхросигналы нужны очень многим потребителям, поэтому в процессоре предусмотрены три ступени их размножения, причём выходы первой ступени подаются на входы второй с помощью коаксиальных кабелей и требуют использования согласующих резисторов для обеспечения правильного волнового сопротивления, а выходы второй на входы третьей — витыми парами без согласования, как показано на рисунке.

С выходов ТЭЗа генератора сигналы С1 и С2 разводятся к ТЭЗам первой ступени размножения, имеющим шифр ЕС-2030/0102. Всего машина имеет шесть таких ТЭЗов, размещённых вплотную к ТЭЗу генератора (по три штуки справа и слева); из-за малой длины проводников использование витых пар и тем более коаксиальных кабелей в данном случае не требуется.

Устройство ТЭЗа первой ступени размножения показано на следующем рисунке. Как видим, эта ступень включает семь идентичных элементов 2ИЛИ-НЕ (технически, опять-таки, это элементы 2,2И-2ИЛИ-НЕ) с эмиттерными повторителями. Три сигнала одной из фаз синхронизации поступают на контакты РТ05, РТ13 и РТ22, проходят через элементы и эмиттерные повторители и исходят из ТЭЗа через семь выходных контактов (РТ08, РТ17 и т. д.). Входные контакты РТ03, РТ11, РТ19 и т. д. управляют прохождением синхросигналов: чтобы последние поступали на выход, они должны быть равны нулю. Их назначение не описано; можно предположить, что они так или иначе используются в процессе наладки машины (например, для блокировки выдачи одного из двух синхросигналов С1 и С2, если на пульте управления выбирается такой режим).

Один выход первой ступени размножения позволяет управлять пятью входами микросхемы 155-й серии, что совершенно недостаточно. По этой причине выходы первой ступени размножения подаются через коаксиальные кабели (а иногда по витым парам) на входы ТЭЗов второй ступени размножения ЕС-2030/0103. В стойке процессора имеется 13 таких ТЭЗов: шесть на раме A, пять на раме C и два на раме B.

Каждый ТЭЗ второй ступени содержит восемь инверторов (см. рисунок); выход каждого инвертора может управлять десятью входами элементов 155-й серии. В зависимости от конкретного положения в процессоре используется от двух до семи выходов ТЭЗа. Помимо инверторов, на ТЭЗе имеются резисторы, используемые для согласования подключаемых ко входам ТЭЗа кабелей.

Третья и последняя ступень размножения, которая вводится при необходимости, — это инвертор, входящий в состав логического ТЭЗа, использующего синхросигнал. Последний с одного из выходов «панельного» ТЭЗа второй ступени размножения поступает на этот инвертор и уже с него — на триггеры, собранные на данном логическом ТЭЗе.

Местная память

Общие сведения

Местная память (МП) процессора ЕС-2030 по своему назначению аналогична локальной памяти процессора ЭВМ ЕС-1020: в ней хранится, главным образом, содержимое регистров общего назначения и регистров с плавающей запятой. Хотя МП размещается в стойке процессора и логически является его частью, технически она является достаточно универсальным блоком, пригодным для использования и в других устройствах. В документации на процессор ЕС-2030 она обычно обозначается МП-64-36, но ей присвоен и «глобальный» шифр ЕС-3833.

МП имеет следующие основные характеристики:

• ёмкость 256 байт, организованных как 64 слова по 36 разрядов (32 информационных и 4 контрольных);

• минимальное время цикла 0,6 мкс (частота обращения до 1,66 МГц);

• время выборки не свыше 0,4 мкс от момента установки адреса и не свыше 0,5 мкс от момента подачи сигнала считывания;

• потребляемая мощность не свыше 14 Вт от источника +5 В, 4 Вт от источника –5 В и 16,4 Вт от источника +20 В;

• габаритные размеры соответствуют одной стандартной панели ЕС ЭВМ.

Ёмкости МП в 64 слова достаточно для хранения содержимого регистров общего назначения (16 слов) и регистров с плавающей запятой (8 слов — архитектура предусматривает лишь четыре 64-разрядных регистра); остальные ячейки используются в качестве рабочих. Она устанавливается в панель 1A центральной рамы B процессорной стойки.

Интерфейс с процессором

Набор сигналов, с помощью которых МП взаимодействует с процессором, очень прост:

• входная шина адреса КА[1/6] (КА — код адреса), причём каждый разряд поступает по парафазным линиям, т. е. подаётся и в прямом, и в инверсном виде;

• входные сигналы считывания СЧИТ и записи ЗП, имеющие отрицательную полярность: операция запускается, когда сигнал переходит из высокого уровня в низкий;

• входная шина данных КИ[0/35] (КИ — код информации), информация по которой поступает в прямом виде;

• выходная шина данных РИ[0/35] (РИ — регистр информации), информация по которой выдаётся в прямом виде.

Внутреннее устройство

В состав МП входят собственно память — блок накопителя (БН) типа ЕС-3833/Н000 — и 26 ТЭЗов со схемами управления: по одному ТЭЗу типов ЕС-3833/0000, 0001, 0002 и 0003, четыре ТЭЗа типа 0004, двенадцать типа 0005 и шесть типа 0006.

Структурная схема МП показана на рисунке. Можно заметить, что на ней шина выходных данных обозначена как РИМП[0/35] — «регистр информации местной памяти». Такое обозначение она носит внутри процессора, но не внутри собственно МП. Ещё три сигнала — W+РИ[1], W–РИ[1] и ЗАПРЕТ — ни в официальном техническом описании МП, ни в [1], откуда взята эта иллюстрация, не упоминаются. Любопытно, что МП не имеет собственных регистров адреса или входной информации, поэтому процессор должен удерживать на них стабильные сигналы на протяжении всего обращения к местной памяти.

Носителем информации в БН является тонкая ферромагнитная цилиндрическая плёнка с одноосевой анизотропией с направлением оси лёгкого намагничивания по окружности. Плёнка получается электролитическим осаждением железоникелевого состава на проволоку из бериллиевой бронзы в магнитном поле, которым обуславливается направление анизотропии магнитных свойств. Намагниченность плёнки имеет два состояния равновесия: устойчивое вдоль оси, которую называют осью лёгкого намагничивания или лёгкой осью (направлена по окружности), и неустойчивое вдоль оси, перпендикулярной лёгкой и называемой осью трудного намагничивания или трудной осью (направлена вдоль провода).

Запоминающий элемент (см. рисунок) представляет собой участок проволоки с ферромагнитным покрытием, охваченный обмоткой считывания (числовой обмоткой). Шиной чтения/записи служит сама проволока из бериллиевой бронзы. Принцип работы накопителя МП, в общем и целом, совпадает с принципом работы обычной ферритовой памяти, различаясь лишь деталями.

Считывание информации осуществляется подачей в числовую обмотку тока Iчт, который возбуждает поле, поворачивающее вектор намагниченности элемента к трудной оси. При этом на выходной шине, т. е. на бронзовой проволоке, появляется импульс, полярность которого зависит от исходной ориентации намагниченности вдоль лёгкой оси. Сама плёнка при этом размагничивается, т. е. происходит разрушение информации, из-за чего после считывания всегда выполняется запись (регенерация).

При записи сначала подаётся ток Iчт, поворачивающий намагниченность на трудную ось (вдоль созданного этим током поля), а затем подаётся ток Iзап, создающий круговое поле вокруг стержня (вдоль лёгкой оси) в направлении, зависящем от записываемого значения. Намагниченность элемента устанавливается по равнодействующей этих двух полей. Затем ток Iчт снимается, и оставшееся от тока Iзап поле обеспечивает поворот намагниченности на лёгкую ось в нужном направлении.

Блок накопителя содержит собственно накопитель из двух матриц типа МП-64-72 (ЕС-3833/М000), двух плат типа Д и четырёх плат типа Т.

Основой матрицы является печатная плата из текстолита толщиной 1,5 мм. С каждой стороны платы размещены 34 (32 основных и два запасных) 74-разрядных «числа», как они называются в техническом описании памяти. Каждое «число» конструктивно представляет собой пятивитковую плетёную обмотку, через отверстия которой проходят стержни с магнитным покрытием, образующие разрядные линии. Под адресными шинами на печатной плате находится фольга, играющая роль экрана. Противолежащие стержни по разные стороны платы с одного конца соединены между собой. Адресные и разрядные линии из конструктивных соображений выведены через одну с противоположных сторон платы.

Адресные платы соединены с платами типа Д, играющими роль окончательной ступени дешифрации адреса. На каждой из двух этих плат установлены диоды окончательной дешифрации на 32 адреса и режекторные трансформаторы.

Разрядные линии собраны по двойной мостовой схеме (четыре платы типа Т по девять схем), что даёт возможность компенсировать помехи от разрядных токов и предохранить усилитель считывания от перегрузок. Для организации мостовой схемы используются две соседние разрядные линии, выходящие с одной стороны матриц. В каждый мост входит одна разрядная линия, состоящая из одноимённых разрядных вилок двух матриц. Такая схема даёт возможность иметь два запоминающих элемента на один разряд и позволяет компенсировать совпадающие помехи в разрядной линии, повышая надёжность работы накопителя.

Как уже говорилось, для управления блоком накопителя служат схемы, размещённые на ТЭЗах семи типов.

На ТЭЗ ЕС-3833/0000 поступают сигналы СЧИТ и ЗП, запускающие операцию. Этот ТЭЗ разрешает запись или считывание и вырабатывает сигналы запуска генераторов тока 1 и 2 и адресных ключей КХ и КУ, размножает с помощью инверторов сигналы адреса, а также содержит триггер, запоминающий вид операции: чтение или запись. Заметим, что для формирования сигналов запуска, имеющих определённую длительность и отстоящих друг от друга на определённый промежуток времени, используется одна линия задержки и несколько одновибраторов; последние, вероятно, построены на микросборках типа 2ПМ541.

ТЭЗ ЕС-3833/0001 содержит генераторы тока 1 и 2.

ТЭЗы ЕС-3833/0002 и 0003 формируют внутренние сигналы, управляющие процессом записи.

ТЭЗы типа ЕС-3833/0004, которых имеется четыре штуки, содержат по два адресных ключа КХ и КУ каждый. Сами ключи выполнены на трёх транзисторах каждый, а их открытием управляют микросхемы К155ЛА2 (элемент 8И-НЕ), играющие роль адресного дешифратора. За открытие ключей КХ отвечают младшие три разряда адреса, в прямом или инверсном виде подаваемые на тот или иной ТЭЗ с выходов триггеров регистра адреса, являющегося частью оборудования процессора, а не собственно местной памяти. За открытие ключей КУ отвечают старшие три разряда адреса. Работа дешифратора разрешается сигналами запуска ключей, а ключи, когда открываются, пропускают через себя ток, поступающий через разделительные диоды от генератора тока 1 для ключей КУ и от генератора 2 для ключей КХ.

ТЭЗы типа ЕС-3833/0005 (12 штук) содержат по одновибратору усилителя считывания, триггеру бита данных и формирователю тока записи для трёх разрядов информации.

ТЭЗы типа ЕС-3833/0006 (шесть штук) содержат по шесть усилителей считывания, основой которых являются микросборки 2УИ547.

Временные диаграммы операций считывания и записи приведены на рисунке.

Из диаграммы считывания видно, что после подачи тока чтения Iчт на выходах усилителя считывания формируется импульс, который по сигналу «Строб» принимается в регистр информации РИ, содержимое которого передаётся в процессор. Несколько позже формируется ток записи Iзап, вызывающий запись информации из РИ обратно в адресуемую ячейку памяти, что восстанавливает её содержимое, разрушенное при чтении.

Последовательность сигналов при записи, в общем и целом, такая же: сначала производится чтение, стирающее старую информацию, а затем — запись. Основная разница заключается в том, что информация в регистр РИ принимается в начале операции и от процессора, а не с выходов усилителей считывания, поэтому именно она будет записана в ячейку при подаче тока записи.

Память ключей защиты

Для хранения ключей защиты памяти используется память ключей защиты (ПКЗ). «Юридически» она является отдельным устройством с шифром ЕС-3303, а конструктивно занимает одну панель в стойке процессора. Техническое описание на неё, в отличие от местной памяти, не сохранилось, но известно, что принципиально ПКЗ устроена так же, как МП, и имеет такую же ёмкость, но организована не как 64 ячейки по 36 разрядов, а как 256 ячеек по девять разрядов. Три бита каждой ячейки никак не используются, ещё пять, в соответствии с архитектурой Системы 360, хранят собственно ключ защиты, а последний разряд является контрольным. Один ключ защищает блок основной памяти ёмкостью 2 Кбайта, что определяет максимально возможный для ЕС-1030 объём ОП в 512 Кбайт; если машина комплектуется 256 Кбайтами ОП, половина ключей просто не используется.

Чтение из ПКЗ, как правило, запускается при обращении процессора или каналов к основной памяти, и занимает 500 нс. Считанный ключ защиты сравнивается с ключом доступа, используемым процессором или каналом при текущем обращении, и при обнаружении недопустимого обращения формируется сигнал, поступающий как к инициатору обращения (процессору или каналу), так и в основную память. Последняя в этот момент считывает адресуемую ячейку, поэтому, если появился сигнал запрета доступа, она успевает сохранить считанное значение в регистре информации и затем записать его обратно в накопитель памяти.

Заметим, что вся электроника механизма защиты памяти и получения/изменения значения ключа для заданного блока является частью блока обращения к оперативной памяти БООП и других блоков процессора, а не ПКЗ — последняя полностью оправдывает своё название, являясь лишь памятью.