Общие сведения

Оперативная память ЕС-3203, используемая в ЭВМ ЕС-1030, применяется только в качестве основной памяти, т. е. памяти, явным образом доступной программисту для хранения программ и данных; по этой причине на данной машине эти два термина взаимозаменяемы — в отличие от, скажем, ЕС-1020, где в физически единой оперативной памяти располагаются три логически разных вида памяти: основная, локальная и мультиплексная.

Ещё одним отличием ОЗУ ЕС-3203 от памяти ЕС-3220, использовавшейся в ЕС-1020, является отвязка цикла памяти от цикла процессора и реализация её как полностью независимого устройства (в ЕС-1020 память была тесно интегрирована с процессором, хотя и размещалась в отдельной стойке).

В отличие от процессора ЕС-2030, на память ЕС-3203 сохранилось техническое описание, что позволяет привести больше подробностей о её внутреннем устройстве и работе.

Основные технические характеристики:

• ёмкость 128 или 256 Кбайт (каждый байт имеет дополнительный контрольный разряд);

• минимальная длительность полного цикла («чтение-запись») памяти — 1,25 мкс;

• минимальное время выборки информации — 0,75 мкс;

• средняя наработка на сбой — не менее 100 ч;

• средняя наработка на отказ — не менее 1000 ч;

• среднее время восстановления после возникновения неисправности — не более 30 мин;

• коэффициент технического использования при непрерывной круглосуточной эксплуатации — не менее 95%;

• срок службы — не менее 12 лет;

• мощность, потребляемая от сети, — не свыше 5 кВт;

• габаритные размеры 2425×1060×750 мм;

• масса — не свыше 1500 кг.

Физически память размещена в двух стойках. Стойку ЕС-3203/С001 занимает собственно память, стойку ЕС-3203/С002 — блоки питания.

В стандартной комплектации ОП включает два идентичных запоминающих устройства ОП1 и ОП2, основой которых являются так называемые блоки запоминающие магнитные (БЗМ) типа ЕС-3940; технически возможна также комплектация всего одним БЗМ. ОП1 занимает раму A, ОП2 — раму C; часть электронных схем ОП1 и ОП, не поместившихся на их рамы, находится на раме B. Помимо БЗМ и ТЭЗов (печатных плат) с электроникой, в стойке имеются 17 блоков конденсаторов и 18 вентиляторов.

Каждый БЗМ занимает половину рамы; вторую половину занимают его ТЭЗы управления, расположенные в панелях типов B001, B002 и B003. Один БЗМ имеет ёмкость 32 768 слов по 36 бит каждое (32 информационных и четыре контрольных разряда, хотя технически все разряды, естественно, идентичны).

К машине может быть подключено две стойки памяти (вероятно, с индивидуальными стойками питания, хотя не исключено, что в одной стойке можно было разместить двойной комплект блоков питания), что позволяет при необходимости нарастить объём до 512 Кбайт — очень солидная величина для СССР первой половины 1970-х годов, да и по американским меркам того времени тоже весьма немаленькая.

Всего в памяти используются ТЭЗы семнадцати различных типов, перечисленных в следующей таблице.

Любопытно, что все ТЭЗы имеют шифры, начинающиеся с ЕС-3000, а не ЕС-3203. Объясняется это тем, что они достаточно универсальные и используются не только в ЕС-3203, но и, как минимум, в памяти ЕС-3205, используемой в составе ЭВМ ЕС-1050: обе этих модели ОП, если судить по шифрам документации, были разработаны в московском НИЦЭВТ; в Ереване разрабатывали только процессор и каналы ЭВМ ЕС-1030.

Все ТЭЗы, кроме ЕС-3000/0007, устанавливаются на панели с обычным шагом 15 мм, а ТЭЗы типа ЕС-3000/0007 — с шагом 30 мм: реализованные на них линии задержки выполнены на отрезках коаксиального кабеля, что объясняет их большую высоту по сравнению с обычными ТЭЗами.

ТЭЗы типов 0001, 0002, 0004, 0005, 0006, 0007, 0009, 0028 относятся к логическим: их входные и выходные сигналы имеют обычные уровни ТТЛ, а выполнены они, главным образом, на микросхемах серии 155. Остальные ТЭЗы относятся к специальным и получают либо формируют сигналы, не соответствующие уровням ТТЛ; на них широко используются дискретные компоненты, в частности, транзисторы.

Интерфейс с процессором и каналами

Связь между памятью и использующими её устройствами осуществляется с помощью перечисленных ниже сигналов.

• ПРМ АДР — входной сигнал разрешения приёма адреса обращения в регистр адреса. Его поступление не только заносит адрес обращения, но и запускает выполнение операции записи или считывания.

• ВЫДАЧА ИНФ — входной сигнал, разрешающий выдачу прочитанной информации из регистра данных в процессор и каналы.

• ЗП-ЧТ — входной сигнал, определяющий, будет ли выполняться считывание или запись.

• БЛК ЗП — входной сигнал блокировки записи; выдаётся, если была начата операция записи, но выяснилось, что доступ к адресуемой ячейке запрещён ключом защиты памяти (для ускорения операции запись начинается до завершения проверки прав доступа к адресуемой ячейке ОП).

• БАЙТ[1]–БАЙТ[4] — входные сигналы, являющиеся признаками записи определённых байтов слова.

• 1ФЯ–4ФЯ — входные сигналы, задающие обращение к одной из четырёх фиксированных ячеек памяти.

• ЗП РА В РИ — входной сигнал, задающий передачу адреса из регистра адреса в регистр информации (режим «Запись РА в РИ»).

• НЛЖ ИНФ — входной сигнал, задающий режим «Наложение информации».

• ПРВ УТН — входной сигнал, задающий режим «Проверить и установить».

• АДР[0]–АДР[16] — входные сигналы, задающие адрес слова, к которому выполняется доступ.

• АДР[1К], АДР[2К], АДР[3К] — входные сигналы, по которым передаются контрольные разряды байтов адреса и сигналов БАЙТ[1]–БАЙТ[4].

• ЗПС ИНФ[0] – ЗПС ИНФ[35] — входные данные, подлежащие записи в память (32 информационных и четыре контрольных разряда).

• СЧТ ИНФ[0] – СЧТ ИНФ[35] — выходные данные из регистра информации (32 информационных и четыре контрольных разряда).

• ОШИБКА АДР — выходной сигнал, сигнализирующий об ошибке в содержимом регистра адреса или регистра байтов.

• ОШИБКА ИНФ — выходной сигнал, сигнализирующий об ошибке в содержимом регистра информации.

Технически все сигналы имеют обычные уровни ТТЛ, однако из-за достаточно большого расстояния между приёмниками и передатчиками, расположенными в разных стойках, сигналы передаются по коаксиальным кабелям, обеспечивающим необходимое волновое сопротивление 100 Ом, а передатчики выполнены не на микросхемах, а на транзисторах: это необходимо для обеспечения требуемого волнового сопротивления и, кроме того, позволяет неактивному в данный момент устройству логически отключаться от линии, оставаясь физически с ней связанным.

Сам интерфейс имеет два существенных отличия от более современных систем, хотя вполне типичен для памяти 1960-х – начала 1970-х годов. Во-первых, он является асинхронным: операция запускается по сигналу ПРМ АДР, при этом предполагается, что остальные необходимые сигналы в этот момент уже присутствуют на соответствующих линиях. Во-вторых, память не выдаёт сигнал готовности, поэтому процессор или каналы должны «знать» длительность операции и сами под неё подстраиваться.

Из других особенностей следует отметить следующие моменты.

• В память передаётся адрес слова, а не байта. Считывание всегда ведётся полными словами, а затем процессор или канал самостоятельно определяет, какие байты информации ему нужны. Запись сопровождается признаками записываемых байтов, информация в других байтах слова не изменяется. Контроль за выравниванием обращения на нужную границу, как того требуют принципы работы Системы 360, выполняет инициатор обмена, т. е. процессор или канал.

• В стойку памяти поступает 17 разрядов адреса, что позволяет адресовать 128 Кслов (512 Кбайт). Однако, поскольку физически память состоит из одного, двух или четырёх независимых и идентичных блоков памяти (ОП1 и ОП2 в одной стойке, ещё два таких же во второй, если машина оснащена максимальным объёмом памяти), два старших разряда адреса определяют, к какому именно блоку выполняется обращение, и обеспечивают выработку соответствующих внутренних сигналов.

• Сама память не проверяет выход за имеющийся объём и не контролирует права доступа к своим ячейкам: эти операции выполняются в процессоре, из-за чего обращения каналов физически проходят через процессор, где контролируются наряду с обращениями самого процессора.

• Для ускорения обращения к памяти доступ к ней начинается до завершения всех проверок. В результате возможно обращение к защищённой ячейке или вообще не по тому адресу, по которому предполагалось, но это не вызывает проблем, поскольку ошибочная ситуация будет вовремя обнаружена процессором или каналом, а доступ на запись будет заблокирован сигналом БЛК ЗП.

• Имеются две отдельные однонаправленные шины данных — для чтения и записи информации.

• Помимо обычных операций чтения и записи, память предусматривает несколько диагностических режимов работы, описанных в следующем разделе.

Режимы работы памяти

Память поддерживает следующие режимы работы.

• «Запись» — запись информации, поступившей от процессора или каналов и занесённой в регистр информации РИ, в слово памяти, заданное адресом, занесённым в регистр адреса РА. При записи изменяются только байты, указанные разрядами регистра байтов РБ.

  Технически для записи в ферритовую память находящаяся в ячейке информация должна быть предварительно стёрта операцией считывания. Память, выполняя запрос записи, производит считывание адресуемой ячейки, причём те байты, которые не должны изменяться, заносятся в соответствующие байты регистра РИ. После этого содержимое РИ записывается в адресуемую ячейку, восстанавливая значения сохраняемых байтов и модифицируя байты, в которые должна записываться новая информация.

• «Чтение» — считывание полного слова информации и занесение его в регистр РИ. После чтения автоматически выполняется операция записи в ту же ячейку, восстанавливающая её содержимое, разрушенное при чтении (регенерация).

• «Блокировка записи» — прерывание процесса записи и превращение его в чтение при поступлении сигнала БЛК ЗП: считанная из ячейки памяти информация запоминается во всех байтах регистра РИ, затирая данные, подлежащие записи, после чего производится запись РИ в ячейку, полностью восстанавливающая её содержимое.

• «Проверить и установить» — считывание слова памяти по адресу из регистра РА и занесение его в регистр РИ, после чего запись слова обратно в память, при этом в байт, определяемый регистром РБ, записываются информационные разряды, содержащие все единицы, а не значение этого байта, прочитанное из него и хранящееся в регистре РИ.

  Этот режим используется для реализации команды ПРОВЕРКА И УСТАНОВКА (TS), требующей считывания адресуемого байта для проверки его значения и последующей записи в него значения FF в рамках одной атомарной операции.

• «Запись РА в РИ» является одним из диагностических режимов и обеспечивает передачу содержимого РА, уже находящегося в этом регистре, в первый и второй байты РИ. Благодаря этому имеется возможность проверки работоспособности тракта передачи адреса и его регистра, а отчасти регистра и тракта передачи данных.

• «Запись по фиксированному адресу» и «Чтение по фиксированному адресу» выполняют обычную операцию записи или считывания, однако адресуемое слово памяти задаётся не содержимым регистра РА, а установкой одного из битов регистра фиксированного адреса РФА по сигналам 1ФЯ–4ФЯ. Эти сигналы задают слова памяти с десятичными адресами 32, 33, 34 и 35 соответственно (для программиста это шестнадцатеричные адреса байтов 80, 84, 88 и 8C).

  Основное назначение этих режимов — проверка функционирования регистра РА и аппаратуры дешифрации адреса (запись выполняется по фиксированному адресу, а считывание — по обычному или наоборот). Кроме того, при возникновении машинных ошибок часть состояния машины на момент сбоя сохраняется с использованием фиксированных адресов, чтобы не использовать в этот момент РА.

• «Наложение информации» — ещё один диагностический режим, заключающийся в том, что от процессора в РИ поступает новая информация, однако перед её приёмом старое содержимое РИ не сбрасывается. В результате в этом регистре может быть сформировано значение, некорректное с точки зрения схем контроля, чем достигается проверка их работоспособности. Кроме того, этот режим используется при диагностике процессора, что будет описано в отдельной статье.

• «Установка контрольного кода» обеспечивает приём информации от процессора в РИ, после чего принятые контрольные разряды заменяются значениями, сформированными схемами контроля РИ, и итоговое значение регистра записывается в память. Этот режим позволяет проверить работу схем контроля РИ, а также используется при записи состояния процессора в процессе обработки возникшего сбоя в тех случаях, когда правильные значения контрольных разрядов слова процессором не формируются.

Внутреннее устройство

Блок-схема одного запоминающего устройства приведена на рисунке. Оба запоминающих устройства, входящие в состав стойки памяти, технически являются идентичными.

В состав запоминающего устройства, кроме БЗМ, входят блок адресных регистров БАР, блок дешифраторов БД, блок адресных формирователей БФА, блок разрядных формирователей БФР, блок считывания информации БСИ, блок управления БУ и блок регистра информации БРИ.

На панелях B001, B002, B003, находящихся на одной раме с БЗМ, размещаются ТЭЗы, содержащие БФР, БСИ и БРИ, причём каждая панель содержит ТЭЗы, относящиеся к 12 разрядам БЗМ (0-5, 27-31, 35 на панели B001, 6-10, 22-26, 32, 34 на панели B002, 11-21, 33 на панели B003).

На панелях B004 и B005 центральной рамы B расположены ТЭЗы, реализующие БФА, причём половина ТЭЗов каждой панели относится к ОП1, а другая половина — к ОП2. На каждой из двух панелей B006 расположены БАР, БД и БУ, относящиеся к одному из накопителей.

Блок запоминающий магнитный

БЗМ включает оконечные ступени дешифрации адресов (ДША, 1024 выхода) и разрядов (ДШР, 576 выходов) и собственно память — матрицу размером 1024×1152 ферритовых сердечника типа 5ВТ (размер одного сердечника составляет 0,6×0,4×0,13 мм). Дешифраторы построены, главным образом, на диодах. Память выполнена по типичной системе 2,5D и работает совершенно традиционным образом, поэтому вдаваться в принципы её функционирования особого смысла нет.

Блок адресных регистров

БАР состоит из собственно регистра адреса РА, регистра фиксированных адресов РФА, регистра байтов РБ и схем контроля. Приём информации во все три регистра осуществляется одновременно при поступлении от процессора сигнала ПРМ АДР.

РА имеет 15 информационных и два контрольных разряда, образующих первый полный и второй неполный байты. В него заносится поступающий от процессора адрес считываемого или записываемого слова памяти.

РФА имеет четыре бита, соответствующих четырём сигналам обращения по фиксированным адресам 1ФЯ–4ФЯ.

Содержимое РА и РФА передаётся в блок дешифраторов, что обеспечивает обращение к требуемому слову памяти. Кроме того, по сигналу ЗП РА В РИ производится пересылка РА в РИ (диагностический режим «Запись РА в РИ»).

РБ запоминает поступившие от процессора сигналы выбора записываемых байтов 1–4, а также их контрольный разряд. Информация из него поступает в блок управления и через него влияет на работу регистра информации РИ.

Схемы контроля являются совершенно традиционными: число единиц, содержащихся в контролируемых разрядах регистра с учётом самого контрольного бита, должно быть нечётным; нарушение этого требования в любом контролируемом регистре (в любой из половин РА либо в РБ) вызывает появление общего сигнала ОШИБКА АДР, поступающего в процессор и каналы.

Собственно регистры собраны на пяти ТЭЗах типа ЕС-3000/0005, функциональное обозначение которых из документации на память приведено на рисунке. Каждый такой ТЭЗ содержит шесть триггеров-защёлок, управляемых общим стробирующим сигналом, обозначенным на схеме как R. Поскольку они должны принимать информацию с длинной согласованной линии волновым сопротивлением 100 Ом (из стойки процессора), помимо собственно микросхем, образующих защёлки, на ТЭЗе присутствуют согласующие резисторы. Как видно из рисунка, с ТЭЗа выдаются и прямые, и инверсные значения разрядов (по три прямых и два инверсных для каждого разряда), причём по крайней мере для части выходов выходов используются элементы 4И-НЕ из состава микросхем К155ЛА6, имеющие в три раза большую нагрузочную способность, чем стандартные элементы ТТЛ: это позволяет подавать их без дополнительных схем размножения на большое число логических элементов, входящих в состав блока дешифраторов.

Помимо шести триггеров, на каждом ТЭЗе ЕС-3000/0005 имеется три лишних элемента И-НЕ, включённых как инверторы; их входы и выходы выведены на разъём и доступны для использования внешними схемами.

Для контроля содержимого РА и РБ используются два ТЭЗа типа ЕС-3000/0004. На каждом из них собрано две стандартных схемы контроля чётности на девять входов каждая, т. е. один ТЭЗ способен проверить корректность двух байтов информации, сопровождаемых контрольными битами. Из ТЭЗа выдаются не только сигналы контроля 9-разрядных байтов, но и сигналы, показывающие чётность восьми собственно информационных разрядов: это используется в блоке регистра информации, описываемом позже.

Помимо схем контроля, ТЭЗ содержит один кабельный усилитель мощности для выдачи сигнала на согласованную длинную линию — в процессор, в каналы или в другую раму стойки памяти. Он является эмиттерным повторителем на базе транзистора 2Т603Б. На его вход поступает обычный сигнал с выхода микросхемы 155-й серии (кроме микросхем с открытым коллектором), а выход рассчитан на передачу сигнала по линии волновым сопротивлением 100 Ом, приёмником которой служит также микросхема 155-й серии. Задержка, вносимая усилителем, составляет не более 10 нс.

Схемы контроля выдают сигналы ошибок отдельных байтов, но не регистра в целом. Итоговый сигнал формируется на отдельном логическом элементе, расположенном в каком-то другом ТЭЗе, далее поступает на кабельный усилитель — возможно, как раз находящийся на одном из ТЭЗов контроля, — и через подключённый к нему кабель передаётся в процессор.

Нетрудно заметить, что регистры РА, РБ и РФА в сумме содержат 26 разрядов, а контролю должны подвергаться три байта, из которых два неполных (в одном 7 информационных разрядов, в другом — всего четыре). Очевидно, что схемы, расположенные на перечисленных ТЭЗах, используются не полностью. На первый взгляд, это выглядит расточительством, но не следует забывать, что крупносерийный выпуск пары типов ТЭЗов почти всегда будет дешевле, чем выпуск кратно меньших партий ТЭЗов многих различных типов; кроме того, экономятся время и деньги на процессе разработки и упрощается ремонт.

Блок дешифраторов

БД состоит из дешифраторов Дш1–Дш13 и декодирует разряды адреса 1–14 из регистра РА (разряд 0 в БД не поступает: он управляет фазоинвертором адресных стробов, расположенным в блоке управления). Дш1–Дш4 управляют работой адресных ключей Y, Дш5–Дш6 — адресных ключей X; каждый из этих дешифраторов имеет 16 выходов.

Дш7 и Дш8 имеют по два выхода каждый и управляют работой формирователей адресного тока, а также выбирают один из четырёх дешифраторов Дш1–Дш4.

Дш9 и Дш10 управляют работой разрядных ключей Y, Дш11 и Дш12 — разрядных ключей X.

Дш13 соединён с расположенным в блоке считывания информации оконечным дешифратором на 8 разрядов (канальным коммутатором) и управляет работой усилителей считывания.

Если установлен некоторый бит РФА, т. е. в момент запуска операции присутствовал один из сигналов 1ФЯ–4ФЯ, обычная дешифрация адреса блокируется. Вместо неё дешифраторы Дш1, Дш5, Дш7 и Дш11 выдают сигнал на один строго определённый выход, дешифраторы Дш9 и Дш10 — на один из четырёх выходов в зависимости от того, какой из разрядов РФА установлен, а остальные дешифраторы сигналы не выдают. Благодаря этому обеспечивается доступ к одному из слов памяти с десятичными адресами 32–35.

БД выполнен на ТЭЗах типа ЕС-3000/0001. На одном ТЭЗе расположен полный дешифратор на 16 выходов и половина дешифратора на 4 выхода. На ТЭЗ поступают прямые и инверсные разряды регистра адреса РА, а также дополнительные сигналы управления, позволяющие блокировать работу дешифраторов.

Дешифратор на 16 выходов состоит из 16 микросхем К155ЛА2, каждая из которых содержит один элемент 8И-НЕ. На четыре входа каждого из элементов подаются четыре бита адреса (например, для Дш1 это будут разряды РА[7/10]), полярность которых зависит от того, за декодирование какого значения отвечает данный элемент. Остальные четыре входа всех элементов дешифратора используются для разрешения или запрещения его работы: три сигнала поступают на ТЭЗ снаружи, а четвёртый вырабатывается расположенной здесь половиной дешифратора на 4 разряда. Выходы дешифратора прямые; в роли инверторов выступают элементы 2И-НЕ из состава микросхемы К155ЛА3.

Половина дешифратора на 4 выхода состоит из двух элементов 3И-НЕ из состава микросхемы К155ЛА4. На два входа каждого из элементов поступают два разряда адреса (например, РА[1,6] на Дш7); третий вход у них объединён и является внешним сигналом разрешения дешифрации. Выходы дешифраторов инвертируются с помощью элементов 4И-НЕ из состава микросхемы К155ЛА6: эти элементы имеют повышенную нагрузочную способность и поэтому одного из них достаточно для управления работой всех элементов дешифратора на 16 выходов.

Суммарно на ТЭЗе расположено 16 микросхем К155ЛА2, четыре микросхемы К155ЛА3 и по одной микросхеме К155ЛА4 и К155ЛА6 — всего 22 корпуса из 24 возможных. Выводы оставшегося «бесхозным» третьего элемента 3И-НЕ из состава К155ЛА4 подключены к контактам ТЭЗа, что даёт возможность использования его в других схемах.

Блок адресных формирователей

БФА предназначен для управления работой адресных дешифраторов ДША, входящих в состав БЗМ. В состав БФА входят адресные ключи Y (64 пары ключей) и X (32 пары), формирователи возбуждения ключей и формирователи адресного тока считывания-записи. Ключами Y управляют сигналы с дешифраторов Дш1-Дш4, ключами X — Дш5 и Дш6. В каждом цикле работы выбирается только одна пара ключей X и пара ключей Y. Формирователи возбуждения ключей управляются стробами из блока управления, а формирователи адресного тока — дешифраторами Дш7 и Дш8, а также стробами из БУ.

Координатные шины X и Y адресного дешифратора ДША из состава БЗМ подключаются к адресным формирователям БФА, выполненным на ТЭЗах типа ЕС-3000/0014, с помощью ключей, расположенных на ТЭЗах типа ЕС-3000/0013. Оба этих типа ТЭЗов выполнены на дискретных компонентах.

Блок разрядных формирователей

БФР управляет работой разрядных дешифраторов ДШР и принципиально выполняет те же функции, что и БФА, но, поскольку БФР используется не только для выбора адресуемого слова памяти, но и для записи в его разряды битов 0 или 1, он связан не только с дешифраторами (Дш9, Дш10 для ключей Y и Дш11, Дш12 для ключей X) и блоком управления, но и с регистром информации РИ.

Собственно формирователи импульсов разрядного тока чтения-записи выполнены на ТЭЗах типа ЕС-3000/0010. Они возбуждаются формирователями, выполненными на ТЭЗах типа ЕС-3000/0011, а ключи разрядного дешифратора подключаются к ним с помощью схемы на ТЭЗ типа ЕС-3000/0012. Все три типа ТЭЗов выполнены на дискретных элементах.

Блок считывания информации

БСИ обеспечивает усиление считанной из БЗМ информации и приведение логических уровней к стандартным для ТТЛ значениям. В состав БСИ входят усилители считывания, дешифраторы секций обмотки считывания и формирователи сигналов-калибраторов.

Усилители считывания расположены на ТЭЗах типа ЕС-3000/0027. Помимо дискретных элементов и микросхем 155-й серии, на этих ТЭЗах используются неназванные микросхемы 137-й серии эмиттерно-связанной логики. По всей видимости, ими являются микросхемы К137ЛД1, используемые нестандартным образом, в качестве транзисторных сборок, на которых реализованы усилители входных сигналов амплитудой 20-30 мВ. Восемь пар транзисторов из состава этих микросхем усиливают сигналы с восьми обмоток считывания, а девятая пара является усилителем калибровочного сигнала. Во время считывания открыта одна из восьми пар в зависимости от адреса считываемой ячейки; в промежутках между операциями считывания открыта пара, усиливающая калибровочный сигнал.

Сигналы с входных усилителей поступают на основной дифференциальный двухкаскадный усилитель, выполненный на дискретных транзисторах. За ним расположена схема амплитудного селектора, по полярности входного сигнала определяющего значение считанного бита. Амплитуда сигнала, вызывающая его срабатывание, зависит от напряжения на конденсаторе, а последний подзаряжается во время калибровки до тех пор, пока калибровочный сигнал не вызывает срабатывание селектора.

Оконечным каскадом является обычная микросхема ТТЛ, на которой выполнен триггер, сбрасываемый внешним сигналом, поступающим из БУ в начале цикла считывания, и устанавливаемый в случае, если была считана единица.

На ТЭЗах типа ЕС-3000/0028 построен коммутатор, управляющий входами усилителей считывания. Он содержит 16 входных инверторов, 8 схем ИЛИ и 8 мощных выходных инверторов на микросхемах К155ЛА6. Кроме того, к контактам разъёма подключены три дополнительных инвертора.

На входы коммутатора поступают сигналы с дешифратора Дш13, декодирующего разряды адреса 2, 3, 4 и 11. Выходные инверторы стробируются отдельным сигналом, обеспечивающим необходимую длительность (350 нс) выходных сигналов, которые подаются на усилители считывания и обеспечивают выбор одной из восьми секций в соответствии с заданным адресом.

На ТЭЗе типа ЕС-3000/0029 выполнен формирователь-калибратор, обеспечивающий калибровку амплитудного селектора усилителя считывания.

Блок управления

БУ формирует стробы и другие сигналы управления, поступающие в различные блоки памяти, и включает ТЭЗы различных типов.

ТЭЗ типа ЕС-3000/0002 (см. рисунок) является «заготовкой» и содержит схему триггера (в БУ этот триггер хранит признак записи или чтения), фазоинвертор и несколько элементов И-НЕ, чьи входы и выходы доступны на его контактах, позволяя путём внешней коммутации собрать на них различные схемы. Благодаря своей универсальности он используется не только в БУ, но и в других блоках.

ТЭЗ типа ЕС-3000/0003 является усилителем мощности сигналов, формируемых БУ и передаваемых на другие рамы стойки памяти. Он выполнен целиком на дискретных элементах и включает 18 однокаскадных усилителей, подобных единственному усилителю описанного ранее ТЭЗа типа ЕС-3000/0004.

ТЭЗ типа ЕС-3000/0005 был описан выше (см. БАР) и является шестиразрядным регистром-защёлкой. В БУ он хранит признаки выполняемой операции — сигналы ПРВ УТН, УСТ КК, НЛЖ ИНФ.

На ТЭЗе типа ЕС-3000/0007 (см. рисунок) реализованы три одинаковые линии задержки. Каждая линия состоит из входного инвертора, работающего на согласованную линию волновым сопротивлением 400 Ом, обеспечивающую необходимую задержку сигнала, и выходного инвертора. Собственно линия задержки выполнена на четырёх отрезках кабеля типа РС-400-7-11, каждый из которых имеет длину 50 мм и обеспечивает задержку 30±2 нс; подключая то или иное число отрезков, можно получить задержку до 120 нс, не считая задержек на инверторах. При последовательном соединении всех трёх линий задержки итоговая задержка достигает 500 нс. ТЭЗы этого типа используются для формирования управляющих сигналов, сдвинутых относительно друг друга на определённое время.

ТЭЗ типа ЕС-3000/0009 (см. рисунок) является формирователем стробов, обеспечивающим формирование импульсов определённой длительности. Его основной являются шесть триггеров, каждый из которых имеет прямой и инверсный выходы с повышенной нагрузочной способностью (выходы выполнены на микросхемах типа К155ЛА6). Длительность импульса определяется разницей времени между сигналами установки и сброса триггера; минимально возможная длительность равна 100 нс.

Кроме триггеров, эти ТЭЗы содержат несколько неиспользуемых логических элементов, выводы которых подсоединены к разъёму и могут использоваться в других схемах.

ТЭЗ типа ЕС-3000/0030 содержит шесть усилителей мощности с тремя выходами каждый, выполненных на транзисторных матрицах 2ТС613А и дискретных элементах. Каждый выход допускает подключение двенадцати входов микросхем ТТЛ. Их назначение — размножение сигналов блока управления, поступающих на многочисленные входы микросхем, расположенных в других блоках.

Блок регистра информации

БРИ предназначен для запоминания и контроля информации, поступающей в ОП в режиме «Запись» или считываемой из БЗМ в режиме «Чтение». Он также используется в диагностических режимах работы.

Регистр информации РИ содержит 32 информационных и 4 контрольных разряда. Проверка информации выполняется обычным контролем по нечётности; при обнаружении ошибки выдаётся сигнал ОШИБКА ИНФ.

Собственно РИ расположен на двенадцати ТЭЗах типа ЕС-3000/0006. Каждый из них содержит три RS-триггера со схемами коммутации входов, выходными инверторами и кабельными усилителями.

Все три триггера одного ТЭЗа имеют общий вход сброса — сигнал УСТ 0 РИ, выдаваемый перед приёмом в регистр новой информации. После снятия этого сигнала единичные значения на линиях данных, поступающие в зависимости от конкретной операции либо от процессора, либо с усилителей считывания, либо из регистра РА, устанавливают соответствующие биты РИ, при этом биты, соответствующие нулевым сигналам, не изменяются.

Поскольку РИ должен обеспечивать возможность побайтового приёма информации от процессора, сохраняя содержимое тех байтов, которые не должны меняться при операции записи, для его триггеров предусмотрен сигнал разрешения приёма ЗП БАЙТА.

Схемы выбора источника информации также являются частью этих ТЭЗов. Для разрешения приёма данных от процессора блоком управления подаётся сигнал ПРМ ИНФ. Поскольку память связана с процессором длинными линиями, для них предусмотрены согласующие резисторы. В случае поступления сигнала блокировки ПРМ ИНФ не выдаётся, что позволяет принять во все четыре байта регистра информацию с выходов усилителей считывания памяти.

Для реализации дополнительных режимов на входы ТЭЗов подаются сигналы ЗП РА В РИ, НЛЖ ИНФ, ПРВ УТН, УСТ КК и КК. Последняя пара сигналов обеспечивает приём в один из триггеров контрольного кода, сформированного схемами проверки, вместо приёма значения контрольного бита от процессора.

Сигналы, управляющие триггерами, при необходимости размножаются логическими элементами, расположенными на самих ТЭЗах регистра информации.

Выходы триггеров поступают на блок разрядных формирователей для записи в память, на схемы контроля чётности и в процессор, причём в последнем случае используются кабельные усилители-эмиттерные повторители, идентичные описанным выше (см. БАР).

Для контроля информации в РИ применяются два ТЭЗа типа ЕС-3000/0004, описанные ранее (см. БАР). Выходы чётности информационных разрядов байтов информации поступают на соответствующие ТЭЗы РИ как сигналы КК, чтобы при наличии сигнала УСТ КК быть принятыми в триггер контрольного бита соответствующего байта РИ.

В состав БРИ входит также не указанное в техническом описании количество «универсальных» ТЭЗов типа ЕС-3000/0002, на которых реализована часть схем управления регистром информации.