В 2025 году рост искусственного интеллекта продолжает давить на инфраструктуру дата-центров. Обучение моделей, инференс и сопутствующие параллельные вычисления требуют не просто повышения тактовых частот, но и радикальных изменений в архитектуре, чтобы справляться с энергопотреблением и задержками. И на рынке появляются новые процессоры и экспериментальные решения, созданные для таких нагрузок: от энергоэффективных серверных CPU до специализированных ускорителей для ИИ-кластеров.
В этой подборке — пять заметных проектов. Каждый отвечает на конкретные вызовы — будь то «стена памяти», масштабирование или балансировка энергозатрат.
Intel Xeon 7 Clearwater Forest: масштаб для облачных задач без перерасхода энергии
Intel в августе 2025-го раскрыла подробности о серверных процессорах Xeon 7 под кодовым именем Clearwater Forest. Это шаг вперед по сравнению с Sierra Forest, с фокусом на гиперскейлеры и облачные платформы, где нужно много потоков при минимальном энергопотреблении. Чипы используют техпроцесс Intel 18A и 3D-упаковку Foveros Direct 3D. Она располагает чиплеты вертикально для снижения задержек.
Intel подчеркнула, что это один из первых продуктов на 18A. Проблемы с техпроцессом и упаковкой отодвинули серийный релиз на 2026-й, но уже ясно: это попытка Intel вернуть лидерство в ЦОД. E-ядра (энергоэффективные) здесь в приоритете, что идеально для виртуализации, контейнеров или базового инференса в ИИ, где однопоточная мощь не так важна. Пока это презентация архитектуры и спецификаций, готового продукта на рынке нет.
Характеристики:
288 E-ядер (архитектура Darkmont, эволюция Sierra Glen);
576 Мб общего L3-кеша;
12 каналов DDR5-8000, до 1,5 Тб RAM на сокет;
96 линий PCIe 5.0 (64 с CXL);
модули: 72 по 4 ядра, L2-кеш 4 Мб на юнит (пропускная способность до 400 ГБ/с);
TDP не указан, но заявлен 3,5-кратный прирост производительности на ватт по сравнению с Sierra Forest;
дополнительно: 9-поточное декодирование, OOE до 16 операций/такт, IPC +17% по SpecIntRate17.
Clearwater Forest заточен под многопоточные нагрузки — виртуализация, облачные контейнеры, аналитика данных или инференс в ИИ. E-ядра обеспечивают баланс между производительностью и энергопотреблением, а ECC в L1-кеше (32 КБ/ядро), поддержка «отравления» данных для ML, recoverable machine check и 52-битная адресация делают чип надежным для enterprise. В двухсокетной системе — 576 ядер, 1,152 Мб L3-кеша, 144 линии UPI (576 ГБ/с) и до 3 Тб RAM с чтением 1,3 ТГБ/с. По сравнению с AMD Turin Dense (192 ядра Zen 5c, 384 Мб L3), Intel предлагает больше ядер, но без SMT и AVX-512, делая ставку на эффективность. Для ИИ это значит меньшие затраты на энергию в стойках, где модели работают часами.
Цена и дата выхода не объявлены, серийный релиз ожидается в первой половине 2026-го, ориентировочно в премиум-сегменте для серверов.
Cinco Ranch: европейский RISC-V для HPC и ИИ
В августе 2025 года Barcelona Zettascale Laboratory (BZL) при Барселонском суперкомпьютерном центре завершила проектирование и отправила в производство процессор Cinco Ranch. Это пятое поколение линейки Lagarto, промышленный RISC-V SoC с акцентом на энергоэффективность.
Производство поручено Intel Foundry на техпроцессе Intel 3 (около 3-нм). Идея — построить суверенные суперкомпьютеры в Европе, без оглядки на x86 или ARM, для HPC, автономного транспорта и ИИ-систем.
Модульность ядер позволяет выбирать конфигурацию под задачу при загрузке, что упрощает адаптацию. Сейчас проект дошел до стадии первых образцов: массового выпуска еще нет, но вскоре должны появиться прототипы. После испытаний чип планируют запустить в серию — это важный шаг к европейским независимым вычислениям, где открытая архитектура позволяет развивать собственные разработки без лицензий.
Характеристики:
три типа ядер: Sargantana (RV64G, in-order, 1 поток), Lagarto Ka (2 потока, out-of-order), Lagarto Ox (RV64GC, 6 потоков, out-of-order);
16-канальный векторный блок Vitruvius++ VPU;
кеш: трехуровневая система (детали не раскрыты, оптимизирована для ИИ);
память: DDR5, интерфейс PCIe 3.0;
техпроцесс Intel 3.
Cinco Ranch интересен своей модульностью: при запуске можно выбирать тип ядер под конкретную задачу — от легкого инференса до обучения моделей. Векторный блок VPU ускоряет работу с матрицами, а архитектура RISC-V дает свободу без лицензий. Такой подход хорош для суперкомпьютеров, симуляций и анализа больших данных. Да, PCIe 3.0 выглядит скромно рядом с x86, зато энергоэффективность делает чип удобным и для edge-сценариев вроде автономных систем.
Цена и дата выхода не объявлены, массовое производство ожидается после тестов в конце 2025-го или начале 2026-го, цена будет доступной для партнеров ЕС благодаря open-source-подходу.
Zhaoxin KH-50000: китайский чиплет для плотных ИИ-кластеров
Компания Zhaoxi из КНР представила KH-50000 — серверный процессор на чиплетах, преемник KH-40000, с акцентом на высокую плотность для ИИ-систем. Дебют случился в июле 2025-го на WAIC в Шанхае, где подчеркнули переход к DDR5 и PCIe 5.0 для снижения зависимости от импорта.
Архитектура во многом напоминает AMD EPYC Bergamo: акцент на масштабируемость и поддержку современных стандартов памяти и интерфейсов. Такой подход позволяет Китаю развивать независимые дата-центры, где решающую роль играют высокая плотность ядер и пропускная способность. Сейчас процессор лишь показали на конференции: он анонсирован, но до продаж и массового производства дело еще не дошло.
Характеристики:
до 96 ядер (без подтверждения SMT);
384 Мб кеша;
12 каналов DDR5;
128 линий PCIe 5.0 + 16 универсальных линий PCIe 4.0/SATA/USB;
тактовая частота до 3 ГГц;
интерконнект ZPI 5.0.
KH-50000 подходит для параллельного обучения и инференса в ИИ благодаря чиплетной конструкции, которая пакует больше ядер в сокет. DDR5 и PCIe 5.0 дает высокую пропускную способность для объемных датасетов и быстрых хранилищ. В четырехсокетной системе — до 384 ядер, что делает чип конкурентом для национальных ИИ-проектов. По сравнению с KH-40000 (32 ядра, DDR4), это тройной прирост ядер и двойной кеш. Интерконнект ZPI 5.0 снижает задержки, что критично для плотных стоек.
Релиз ожидается в конце 2025-го, ориентирован на локальный рынок.
d-Matrix Pavehawk: память во главе угла для ИИ-инференса
Стартап d-Matrix в сентябре 2025-го начал тестирование чипа Pavehawk, использующего технологию 3D-вычислений в памяти (3DIMC). Это ответ на «стену», которая тормозит масштабирование ИИ-инференса.
Разработка Pavehawk заняла два года. Чип сделан на 5-нм техпроцессе TSMC и использует face-to-face-интеграцию логики с памятью. По словам представителей d-Matrix, он должен работать в десять раз быстрее и экономичнее решений на HBM4. Основная задача — инференс, который, по прогнозам, вскоре займет до 85% корпоративных ИИ-нагрузок. В отличие от проектов «на бумаге», здесь уже есть реальные тестовые образцы — они проходят проверку в лабораториях. А вот следующая архитектура под названием Raptor пока остается лишь планом.
Характеристики:
техпроцесс: 5-нм TSMC;
архитектура: 3DIMC с face-to-face-интеграцией;
память: оптимизирована для высокой пропускной способности (детали не раскрыты);
чиплетная конструкция для гибкости.
Pavehawk снимает ограничение памяти, за счет чего ускоряет инференс ИИ. Технология 3DIMC уменьшает задержки и повышает пропускную способность — это особенно важно для генерации токенов в языковых моделях. Чиплетная конструкция позволяет добавлять новые типы памяти быстрее, чем в монолитных GPU. Для провайдеров вроде CoreWeave это значит меньше затрат энергии и выше производительность.
Что касается выхода, то сейчас идет тестирование, а релиз ожидается в 2026-м.
Intel Software Defined Super Cores: гибкость ядер для ЦОД нового поколения
В сентябре 2025-го Intel подала патент на технологию Software Defined Super Cores (SDC), которая меняет подход к организации ядер в процессорах. Вместо привычных производительных или гибридных архитектур, где энергоэффективность часто приносится в жертву ради скорости, SDC объединяет несколько физических ядер в одно виртуальное «суперъядро».
Программный слой разбивает задачу на части и распределяет их между разными ядрами, а операционная система при этом видит единое мощное «суперъядро». Синхронизация дает корректное выполнение и целостность данных. Такой подход должен помочь справляться с масштабированием и снизить энергопотребление — важные факторы для ЦОД с нагрузками вроде ИИ-инференса или виртуализации. SDC можно включать по необходимости, например при обработке больших массивов данных или запуске контейнеров в облаке. Пока это патентная заявка Intel: ни чипа, ни тестового образца еще нет.
SDC призвано убрать лишние затраты больших ядер: оно снижает энергопотребление, сохраняя производительность. Такая схема подходит для ИИ-кластеров, серверов и облачных платформ, где нагрузка меняется от легкого инференса до тяжелых вычислений. В виртуализации SDC помогает экономить ресурсы, а в задачах ИИ ускоряет работу за счет параллельного выполнения. В отличие от гибридных архитектур с разными типами ядер, SDC позволяет объединять ядра одного класса (например, только E-Core) в единое «суперъядро». Это делает платформы гибче и дает возможность ЦОД подстраиваться под задачи без переделки «железа».
Все пять решений находятся на разных стадиях зрелости — от патентных идей до реальных тестовых образцов. У каждого подхода свои сильные и слабые стороны, но общий тренд очевиден: индустрия уходит от простого «больше герц и транзисторов» к архитектурным экспериментам, где важнее масштабируемость, эффективность и контроль над технологическим стеком. Пишите в комментариях, что думаете по поводу этих новинок.