Работа с VHDL в Sublime Text 3

• множественное выделение/редактирование строк кода (нажатие средней кнопки мыши или при зажатой клавише Ctrl)
• установка меток (закладок) в коде, помогает ориентироваться в больших файлах. (Ctrl + F2 или через пункт меню Goto> Bookmarks)
• возможность разделения рабочей области на несколько окон (Alt + Shift + 2 или из меню View> Layout)
• открытие одного файла несколько раз (File> New View into File)
• комментирование выделенных строк кода (Ctrl + /)
• поиск и замена (Ctrl + h)
• поиск по всем открытым файлам (Ctrl+Shift+f)
• вставка сниппетов (шаблонов кода) (написать ключевое слово + клавиша Tab)
• написание и использование функций на языке python
• возможность установки различных дополнений
• гибкая настройка

Интеграция Sublime Text

• Интеграция Sublime Text с Xilinx ISE:
  в ISE идем в меню Edit > Preferences > Editors: Text Editor > Editor = Custom
  Вставляем строку в окно «Command line syntax»:
  
  {C:\Program Files\Sublime Text 3\sublime_text.exe} $1
• Интеграция Sublime Text с Xilinx Vivado:
  Tools > Options > Text Editor > Current Editor: Sublime
  или
  Tools > Options > Text Editor > Current Editor: Custom Editor
  Указываем путь до редактора, например:
  C:\Program Files\Sublime Text 3\sublime_text.exe [file name]

Плагины

1. Скачиваем нужный плагин с GitHub
2. Извлекаем из архива
3. Переименовываем папку, например, «Sublime-HDL-master» в «Sublime HDL»
4. Полученные папки копируем в папку Packages (расположение данной папки легко найти, выбрав в Sublime Text пункт меню Preferences > Browse Packages)

• Копирование данных портов (названия портов, типы данных)
• Вставка данных портов как объявление сигналов
• Вставка данных портов как объявление компонента
• Генерация тестбенча по скопированным данным портов
• Автоформатирование кода (выравнивание табуляции и т.п.)

Поддержка ucf файлов

• Создадим в папке Packages новый файл Tcl.sublime-settings
• Заполним файл строкой
  {"extensions" : ["ucf"]}
• Сохраним файл

Создание шаблонов кода (snippets)

My_proc : Process(clk, rst, data_in) 
begin
  if(clk'event and clk = '1') then
    if(rst = '1') then    
  			
    else then -- rst = 0
        
    end if; -- data_in
  end if;--clk
end process My_proc;

<snippet>
  <description>process rst</description>
  <content><![CDATA[
${1:<PROCESS_NAME>} : Process(${2:clk}, ${3:rst}, ${4:data_in}) 
begin
  if($2'event and $2 = '1') then
    if($3 = '1') then    
      ${5}	
    else then -- $3 = 0
      $0
    end if; -- $4
  end if;--$2
end process $1;
]]></content>
  <tabTrigger>procrst</tabTrigger>
  <scope>source.vhdl</scope>
</snippet> 

Написание собственных функций на языке python

1. Получить данные о всех портах модуля
2. Все порты типа «in» включить в шапку процесса
3. Если есть порты с названием ce и/или rst, то добавить соответствующие условия if else в процесс
4. За процессом вставить строки присвоения выходным портам значений внутренних сигналов (обычно такие сигналы называют также как и порт, добавляя приставку «s_» или "_net")

<snippet>
  <tabTrigger>procclk</tabTrigger>
  <scope>source.vhdl</scope>
  <content><![CDATA[
${DATAINPORTS}

${OUTPORTS}
]]></content>
  <description>process clk</description>
</snippet>

def in_port(self):
  """
  Generate Process depending on the input ports
  """
  lines = []
  bus_index = ""       
  
  max_data = ""
  my_ports = ""
  is_clk = False
  is_ce = False
  is_rst = False
  if self.if_ports:            
      for port in self.if_ports:            
          if port.mode.lower() == 'in':
              if port.name.lower() == ('clk'):                       
                  is_clk = True
                  my_ports = port.name                        
              else: 
                  if port.name.lower() == ('ce'):
                      is_ce = True                           
                  elif port.name.lower() == ('rst'):
                      is_rst = True                                                   
                  my_ports = my_ports + ", " + port.name                
                
      lines.append("Process("+ my_ports +')' )
      lines.append("begin")
      if is_clk:            
          lines.append("  if(clk'event and clk = '1') then")
          lines.append("")
          if is_rst and is_ce:
              lines.append("if(rst = '1') then")
              lines.append("")
              lines.append("elsif (ce = '1') then")
              lines.append("")
              lines.append("end if; -- rst")
          elif is_rst:
              lines.append("if(rst = '1') then")
              lines.append("")
              lines.append("else -- working body ")
              lines.append("")
              lines.append("end if; -- rst")
          elif is_ce:
              lines.append("if (ce = '1') then")
              lines.append("")
              lines.append("end if; -- 
          lines.append("  end if;--clk")
      lines.append("end process;")
      # lines.append(str(testind
      indent_vhdl(lines, 1)
      return '\n'.join(lines)
  else:
      return None


def out_port(self):
  """
  Generate data after Process
  """
  lines = []
  if self.if_ports:            
      for port in self.if_ports:            
          if port.mode.lower() == 'out':
              lines.append("{} <= {}_net;".format(port.name, port.name))
      indent_vhdl(lines, 1)
      return '\n'.join(lines)
  else:
      return None 

import sublime
import sublime_plugin
from.import vhdl_interface as face

class PasteAsProcess(sublime_plugin.TextCommand):
    def run(self, edit):
        snippet_clk = "Packages/VHDL Mode/Snippets/test.sublime-snippet"
        in_port_str = face._interface.in_port()
        out_port_str = face._interface.out_port()

        self.view.run_command("insert_snippet",
            {
              "name"     : snippet_clk,
              "DATAINPORTS" : in_port_str,
              "OUTPORTS" : out_port_str
            })

        print('paste_as_process')

{"keys": ["alt+k", "p", "z"], "command": "paste_as_process",    "context": [{"key": "selector", "operand": "source.vhdl"}] },

Вывод

• sint (Signal integer), sstd, svector — шаблоны описания сигналов соответствующего типа
• ibuf, ibufds и т.д. — описание буферов
• generichelp — подсказка пример, как правильно применить generic
• teststd, testvector и т.д. — процессы для тестбенча с сответствующими типами данных
• procclk, procce, procrst — процессы с сигналами clk, ce, rst
• clk, net, inst — шаблоны для ucf файлов

• Cвязка Alt+K,C,P (Copy Ports), Alt+K,P,Z — вставка процесса описанного с этой статье
• Cвязка Alt+K,C,P (Copy Ports), Alt+K,P,T (Paste Testbench) — переделал функцию плагина VHDL MODE, теперь генерируются тестовые процессы для всех входных сигналов